SynopsysSynplify是一款专业的FPGA设计软件，将FPGA综合设计环境集成到软件中，让用户能够使用软件快速高效地进行开发和处理。如有需要，您可以下载。

Synopsys Synplify是一款专业的FPGA设计软件，将FPGA综合设计环境集成到软件中，让用户能够使用软件快速高效地进行开发和处理。如有需要，您可以下载。

特征

增量、基于块和自下而上的流程，确保从一次运行到下一次运行的结果一致

自动编译点增量流将运行时间提高4 倍，同时保持QoR

支持最多4 个处理器上的加速运行时间

脚本和Tcl/Find 支持流程自动化和可定制的综合、调试和报告

使用Achronix、Altera、Lattice、Microsemi、Xilinx 的FPGA 获得最佳面积和时序结果

分层团队设计流程允许并行和/或地理分布的设计开发

全面的语言支持，包括Verilog、VHDL、SystemVerilog、VHDL-2008 和混合语言设计

FSM Compiler 和FSM Explorer 用于从RTL 自动提取和优化有限状态机

图形状态机查看器自动创建气泡图以调试和记录FSM

自动存储器和DSP 推理可自动实现设计，并提供最佳面积、功耗和时序质量结果

用于分析的增量静态时序允许更新时序异常约束并立即查看结果，而无需重新综合

HDL Analyst 交互式图形分析和调试工具，用于设计诊断、问题隔离以及功能和性能分析

软件特点

1. 快速的运行时间和增量能力，以最快的时间取得成果

2、业界性能调度最佳质量结果（结果质量）

3. 最小化逻辑以降低成本和功耗

4. 从单个RTL 源提供多个目标FPGA

5、HDL分析仪原理限制了观众快速调试调整的能力

6. 通过比较FSM 性能和ECC 内存推理来自动化减少SEU（包括重复的TMR）

7.支持第三方FPGA

8.能够直接在RTL代码中调试FPGA操作

9. 集成DSP和Synphony模型编译器来实现算法

10、降低动态功耗的分析工具

11.支持基于原型的FPGA，包括门和时钟转换生成

12.支持Synopsys DesignWare和DesignWare Core digital的块架构，确保与当前ASIC的兼容性

13.设计用于开发自上而下/自下而上或组合的分配和并行流

14.自动化和定制，包括Tcl手和搜索流程